Тримайте підбірку з реалізації АЦП на LVDS компараторах FPGA. Є варіанти, як з мінімумом зовнішніх к...
Тримайте підбірку з реалізації АЦП на LVDS компараторах FPGA. Є варіанти, як з мінімумом зовнішніх компонентів (RC, або просто резистор), так і взагалі без зовнішніх компонентів. Частоти дискретизації до 2.4 ГГц. ENOB від 3.8 до 10 біт
1. SAR та сігма-дельта АЦП (appnote від Lattice): https://bit.ly/2MPc0pf
З додаткових компонентів RC ланцюжок. У якості 1-бітного ЦАП використаний вихідний буфер. Максимальна частота дискретизації для SAR складає 1 КГц, для сіма-дельта - 50 КГц. Ефективна розрядність для обох підходів вийшла 9 біт
2. Ще одна реалізація сігма-дельта АЦП: http://www.diva-portal.org/smash/get/diva2:650302/FULLTEXT01.pdf
В дипломі гарно описана теорія сігма-дельта АЦП. Архітектура аналогічна до описаної у попередньому пункті. Ефективна розрядність 10 біт. Максимальна частота дискретизації 48 КГц
3. 24-канальний АЦП на Artix7: https://ieeexplore.ieee.org/document/8547550
Для частоти дискретизації 800 МГц ефективна розрядність складає 3.8 біт на канал. Для частоти дискретизації 100 МГц ефективна розрядність вже буде 6 біт на канал. Автори використовують TDC підхід (time to digital converter), коли LVDS комапаратор порівнює вхідний сигнал з відомим сигналом на виході rc ланцюжка, визначаючи часові мітки моментів перемикання виходу компаратора. Із зовнішніх компонентів використовують один резистор на канал. Як конденсатори rc ланцюгів використоують паразитну ємність входу
4. АЦП на Ultrascale+ без зовнішніх компонентів. Частоти дискретизацї 600 МГц та 1.2 ГГц: https://www.imes.hsr.ch/fileadmin/user_upload/imes.hsr.ch/Publikationen/2021_02_fpga_adc__003__LeuenbergerLukas.pdf
Теж з використаням TDC підходу. В якості резистора RC ланцюга використовують регульований вихідний опір буфера. В якості ємності використовується паразитна вхідна ємність. Для частоти дискретизації 600 МГц ефективна розрядність 7 біт. Для частоти дискретизації 1.2 ГГц ефективна розрядність 5.3 біт.
5. Ще один швидкісний TDC АЦП з частотою дискретизації 1.2 ГГц: https://ieeexplore.ieee.org/document/7593301
Із зовнішніх компонетів - резистори. Використовуються 4 LVDS компаратори, на частотах 400 МГц кожен, що працюють зі сзувом по фазі для рівномірної у часі оцифровки вхідного сигналу. Частота дискретизації таким чином може бути піднята до 2.4 ГГц. Ефективна розрядність для частоти дискретизації 2.4 ГГц складає 4 біта. Для 1.2 ГГц ефективна розрядність 4.6 біт. Для частоти дискретизації 25 МГц ефективна розрядність буде 9 біт. В роботі гарний літературний огляд, порівняння з аналогічними рішеннями і детальна характеризація запропонованого АЦП при тактовій частоті 1.2 ГГц, зокрема для різних температур.
Загалом, використання TDC підходу для створення АЦП на базі FPGA без зовнішных компонентів виглядає цікаво. Так, ефективна розрядність далека до 14-16 біт, яку пропонують топові АЦП вартістю у кілобакси. Але з іншого боку таким чином можна будувати відносно дешеві багатоканальні системи для задач, яким підходить ефективна розрядність 7-9 біт.
Цікавий напрямок досліджень для диспломів бакалаврів-магістрів. Рекомендуємо!
1. SAR та сігма-дельта АЦП (appnote від Lattice): https://bit.ly/2MPc0pf
З додаткових компонентів RC ланцюжок. У якості 1-бітного ЦАП використаний вихідний буфер. Максимальна частота дискретизації для SAR складає 1 КГц, для сіма-дельта - 50 КГц. Ефективна розрядність для обох підходів вийшла 9 біт
2. Ще одна реалізація сігма-дельта АЦП: http://www.diva-portal.org/smash/get/diva2:650302/FULLTEXT01.pdf
В дипломі гарно описана теорія сігма-дельта АЦП. Архітектура аналогічна до описаної у попередньому пункті. Ефективна розрядність 10 біт. Максимальна частота дискретизації 48 КГц
3. 24-канальний АЦП на Artix7: https://ieeexplore.ieee.org/document/8547550
Для частоти дискретизації 800 МГц ефективна розрядність складає 3.8 біт на канал. Для частоти дискретизації 100 МГц ефективна розрядність вже буде 6 біт на канал. Автори використовують TDC підхід (time to digital converter), коли LVDS комапаратор порівнює вхідний сигнал з відомим сигналом на виході rc ланцюжка, визначаючи часові мітки моментів перемикання виходу компаратора. Із зовнішніх компонентів використовують один резистор на канал. Як конденсатори rc ланцюгів використоують паразитну ємність входу
4. АЦП на Ultrascale+ без зовнішніх компонентів. Частоти дискретизацї 600 МГц та 1.2 ГГц: https://www.imes.hsr.ch/fileadmin/user_upload/imes.hsr.ch/Publikationen/2021_02_fpga_adc__003__LeuenbergerLukas.pdf
Теж з використаням TDC підходу. В якості резистора RC ланцюга використовують регульований вихідний опір буфера. В якості ємності використовується паразитна вхідна ємність. Для частоти дискретизації 600 МГц ефективна розрядність 7 біт. Для частоти дискретизації 1.2 ГГц ефективна розрядність 5.3 біт.
5. Ще один швидкісний TDC АЦП з частотою дискретизації 1.2 ГГц: https://ieeexplore.ieee.org/document/7593301
Із зовнішніх компонетів - резистори. Використовуються 4 LVDS компаратори, на частотах 400 МГц кожен, що працюють зі сзувом по фазі для рівномірної у часі оцифровки вхідного сигналу. Частота дискретизації таким чином може бути піднята до 2.4 ГГц. Ефективна розрядність для частоти дискретизації 2.4 ГГц складає 4 біта. Для 1.2 ГГц ефективна розрядність 4.6 біт. Для частоти дискретизації 25 МГц ефективна розрядність буде 9 біт. В роботі гарний літературний огляд, порівняння з аналогічними рішеннями і детальна характеризація запропонованого АЦП при тактовій частоті 1.2 ГГц, зокрема для різних температур.
Загалом, використання TDC підходу для створення АЦП на базі FPGA без зовнішных компонентів виглядає цікаво. Так, ефективна розрядність далека до 14-16 біт, яку пропонують топові АЦП вартістю у кілобакси. Але з іншого боку таким чином можна будувати відносно дешеві багатоканальні системи для задач, яким підходить ефективна розрядність 7-9 біт.
Цікавий напрямок досліджень для диспломів бакалаврів-магістрів. Рекомендуємо!
Добавить комментарий
Вы не авторизованы! Войти или зарегистрироваться?